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【2h】

Evaluating Power Consumption of Parameterized Cache and Bus Architectures in System-on-a-Chip Designs

机译：评估片上系统设计中参数化缓存和总线体系结构的功耗

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Tony Givargis; Frank Vahid; Jörg Henkel; Senior Member;
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年度 2001
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1. Evaluating power consumption of parameterized cache and busarchitectures in system-on-a-chip designs [J] . Givargis T.D., Vahid F., Henkel J. IEEE transactions on very large scale integration (VLSI) systems . 2001,第4期

机译：评估片上系统设计中的参数化缓存和总线体系结构的功耗
2. Architectural Techniques for Improving the Power Consumption of NoC-Based CMPs: A Case Study of Cache and Network Layer [J] . Emmanuel Ofori-Attah, Washington Bhebhe, Michael Opoku Agyeman Journal of Low Power Electronics and Applications . 2017,第2期

机译：改善基于NoC的CMP功耗的体系结构技术：缓存和网络层的案例研究
3. Different access mechanisms for set-associative cache architecture for reduced power consumption [J] . Ankita Pandey, Sanjay Sharma International Journal of Electronics Letters . 2013,第3期

机译：集关联缓存体系结构的不同访问机制可降低功耗
4. Fast cache and bus power estimation for parameterized system-on-a-chip design [C] . Tony D. Givargis, Frank Vahid, Jorg Henkel, Annual Workshop on Petascale Data Storage;Workshop on Petascale Data Storage . 2009

机译：用于参数化片上系统设计的快速缓存和总线功率估计
5. A unified hardware-software framework for evaluating power consumption of embedded system-on-a-chip designs. [D] . Talarico, Claudio. 2004

机译：一个用于评估嵌入式片上系统设计功耗的统一硬件软件框架。
6. An Inductively Powered Scalable 32-Channel Wireless Neural Recording System-on-a-Chip for Neuroscience Applications [O] . Seung Bae Lee, Hyung-Min Lee, Mehdi Kiani, -1

机译：感应供电可扩展的32通道无线神经记录系统芯片为神经科学应用
7. Fast cache and bus power estimation for parameterized system-on-a-chip design [O] . Tony D. Givargis, Frank Vahid, Jörg Henkel 2000

机译：用于参数化片上系统设计的快速缓存和总线功率估计
8. Evaluation of Coal Gasification-Combustion Turbine Power Plants Emphasizing Low Water Consumption [R] . 1982

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